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[开题报告]8051算术逻辑运算单元设计
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[开题报告]8051算术逻辑运算单元设计
发布者：
haiguang 发布日期：2011/3/24
浏览次数：2293
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系统，开发系统通常以PC机为基础，运用开发系统厂商提供的软件和仿真器就可以针对MCU所编写的汇编进行编译和调试，并可以把编译后的机器代码下载到样机系统中运行和调试。数字SOC的设计方法与此很相近，所不同的是我们在做仿真时往往用1个MCU的核来代替真正的MCU。MCU可以是运行在某种FPGA上的固核（Firm Core）或某种ASIC工艺的硬核或是用HDL语言描述的可综合（或不可综合）的软核（或虚拟模块）。调试运行在MCU上的汇编与传统的调试方法没有实质性的差别。主要的差别在于传统的方法必须把程序代码加载到样机系统中，才可以进行硬件和软件配合的调试；而数字SOC的设计环境可以允许完全在虚拟硬件的环境下对硬件和软件的配合进行调试。因为在这种环境下各个具体硬件模块是基于硬件描述语言的，而编译后的机器代码是一些二进制磁盘文件，可以通过HDL的系统任务加载到HDL模块中的存贮器变量中。调试的过程可以完全在HDL仿真环境下进行。如果硬件需要修改，也只要重新编辑或修改个别模块即可。待调试基本结束后，可以把整个硬件系统包括MCU的核加载到1个容量较大的FPGA上进行硬件、软件联合调试，进行实际电路结构的验证。这样的验证通过以后，硬件的结构就可以确定下来。如果需要的批量比较大，就可以考虑投片，余下的投片验证和成品率的验证可以由后端集成电路厂家来做。
2.IP核
IP核是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。理想地，一个知识产权核应该是完全易操作的，也就是说，易于插入任何一个卖主的技术或者设计方法。知识产权核心分为三大种类：硬核、中核和软核。硬件中心是知识产权构思的物质表现。这些利于即插即用应用软件并且比其他两种类型核的轻便性和灵活性要差。像硬核一样，中核（有时候也称为半硬核）可以携带许多配置数据，而且可以配置许多不同的应用软件。三者之中最有灵活性的就是软核了，它存在于任何一个网络列表（一列逻辑门位和互相连接而成的集成电路）或者硬件描述语言（HDL）代码中。目前许多组织像免费的IP项目和开放核一类的都联合起来共同致力于促进IP核的共享。
3.FPGA/CPLD的发展概况
数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路，发展到超大规模集成电路（VLSIC，几万门以上）以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（ASIC）芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（FPLD），其中应用最广泛的当属现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。早期的可编程逻辑器件只有可编程只读存贮器（PROM）、紫外线可按除只读存贮器（EPROM）和电可擦除只读存贮器（EEPROM）三种。
4.FPGA/CPLD设计流程及异同
（1）FPGA与CPLD的异同点
FPGA与CPLD的异同点有如下几点：
逻辑单元的粒度不一样，设计灵活性不同，FPGA逻辑单元的粒度比CPLD小，因此设计更为灵活；
CPLD的内连接采用交叉开关结构，其内连率很高，内部连接长度不会累积；FPGA采用有限的布线线段连接内部各部件，内部连接长度会产生积累，因此需要人工布局布线来优化速度和面积；
CPLD 的布线结构决定了它的时序延时是均匀和可预测的，即在设计输入不变的情况下，每次布局布线后其时序延时是一定的。FPGA分段式布线结构导致了每次布局布线后延时是不一样的；
CPLD 更适合于完成各类算法和组合逻辑，而FPGA 更适合于完成时序较多的逻辑电路。
（2）FPGA/CPLD 设计流程
FPGA/CPLD的设计流程如下：
设计输入：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件；
功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）；
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